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期刊类别:纯教育、G4
国际标准刊号 ISSN 2095-3089
国内统一刊号 CN 15-1362/G4
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我刊投稿论文
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2022-05-09 | 所属栏目:我刊投稿论文 | 阅读次数:

  【摘要】逻辑器件的延迟问题在传统数字电路课程中通常是被忽略的内容,但在现代数字逻辑电路设计过程中,,逻辑器件的传输延迟及相关时序问题已经成为电路设计的关键。本文探讨了数字逻辑电路课程中引入时延及时序问题的必要性,并在实际的数字电路课程教学过程中进行试点,最终对试点结果进行了分析总结。
  【关键词】数字逻辑电路  时延  时序约束
  【Abstract】Delay of the logical devices has usually been neglected in traditional digital logical circuits course. However, it and relevant timing analysis problem play more important roles than before in current logical circuit design process. In this paper, the necessary of adding logical devices delay and timing analysis problem in digital logical circuit course is discussed, and actual teaching process of the delay and time constraints in logical circuits course is introduced. At the end of the paper, the conclusion of the attempt is given.
  【Keywords】digital logical circuits; delay; timing constraint
  【基金项目】重庆邮电大学教育教改项目(项目编号:XJG19207)。
  【中图分类号】TN79 【文献标识码】A 【文章编号】2095-3089(2021)08-0136-03
  在目前常见的数字逻辑电路的教材中[1],数字逻辑电路中的信号传输延迟通常是一个被回避掉的问题。一般来说,数字电路教材只有三处会涉及到时延的相关内容:第一处是竞争和竞争冒险;第二处是SR锁存器的不定态介绍;第三处是传输延迟边沿JK触发器的原理讲解。虽然有涉及,但除了竞争冒险,通常教材并不会对时延问题的影响展开深入的讨论。
  产生这个现象的主要原因可能是,在传统的数字电路课程中,除了竞争冒险现象以外,逻辑器件的信号延迟不会对数字电路的分析设计有明显的影响。由于晶体管电压电流变化导致的时延通常都是微秒甚至纳秒级别,因此在传统数字电路设计中时延的影响确实可以忽略不计。但随着半导体技术的飞速发展,逻辑电路的工作时钟越来越高。逻辑器件的时延对逻辑电路设计的影响也越来越明显。因此,在当前数字逻辑电路的课程中,是否需要对逻辑器件的延迟问题展开分析讨论,让学生理解时延问题的原理及对逻辑电路设计的影响,应当是数字逻辑电路课程教师重视和并进行讨论的问题。
  1.数字电路课程中时延问题的意义
  目前数字逻辑电路课程的教学内容正面临着从传统74系列芯片向FPGA平台转变的过程[2-3]。由于历史原因,部分高校数字电路课程的教学重点放在电路逻辑功能的实现。即学生只要做好电路设计,或者写好逻辑代码就可以了,其他的都可以通过EDA软件来解决。但就实际的情况来看,这种情况仅适用于时钟频率低的场景。在一些时钟频率较高的逻辑电路设计场景下,情况就会有所不同。譬如在采用HLS设计实现高性能逻辑电路时,经常会发生同样C代码,在有的FPGA芯片上综合成组合逻辑电路,而在另一些FPGA芯片上综合成时序逻辑;或者有的循环运算在展开成流水线设计时,第一个数据到下一个数据需要延迟两个时钟,而同样功能的代码,只是实现形不同,流水线展开后数据之间的延迟就变成一个时钟[4]。这些问题体现出一点,就是当前的逻辑电路设计是和逻辑器件的延迟特性密切相关的。没有对逻辑电路时延问题的认识和理解,很难对逻辑电路进行优化设计。
  部分教师认为时延问题既然主要体现在FPGA设计当中,那相关内容在FPGA及相关课程中进行教学就可以了,不一定非要放到数字电路课程当中。事实上,目前国内关于逻辑电路时延及时序分析的内容介绍都出自比较专业的FPGA教材[5]。但经过思考,我们认为,从物理上讲,時延是由晶体管中的寄生电容产生的,本质上属于电路问题,因此有必要在讲逻辑电路的时候就对这个问题展开分析讨论。以前在数字电路课程中没有进行深入介绍只是因为当时时延对数字电路的影响主要表现为竞争冒险现象。现代逻辑电路设计需要考虑逻辑器件时延的影响,就应该对其及其产生的时序问题进行介绍。这样才有助于学生更好地理解逻辑电路设计的本质。从另一个层面讲,逻辑电路的延迟本质上也是一系列逻辑门电路延迟的叠加,因此在数字逻辑电路课程进行相关教学也具有合理性。而在FPGA课程中进行时序问题的介绍还需要从RTL代码映射到逻辑门电路,反倒不如直接在逻辑电路课程中进行讲解来的直观。实际上,不少国外的数字逻辑电路教材和网络公开课是包含时延及时序分析的相关内容[6-7],证明了这种做法的合理性。
  2.延迟和时序内容的教学试点
  2.1教学内容
  在课程内容建设过程中,将逻辑电路的竞争冒险的相关内容和时延问题整合到一起,命名为“逻辑电路的时延及时序问题”,占用1个课时(共2学时)。课程内容包含四个部分:数字逻辑电路的延迟;竞争和竞争冒险问题;逻辑电路的时序问题;亚稳态介绍。由于教学时间的限制,时钟抖动及其影响暂时没有包括进来。具体教学内容如下:
  (1)数字逻辑电路的延迟定义。
  延迟定义部分包括六个定义:晶体管的传输延迟tpd和最小延迟tcd;组合逻辑电路的最短路径和关键路径;组合逻辑电路的传输延迟和最小延迟。其中tpd为晶体管输入端进入新状态出现到输出端进入新状态的延迟。tcd为晶体管输入端旧状态消失到输出端旧状态消失的延迟。最短路径指的是组合逻辑电路中从输入端到输出端变化最快的路径。关键路径是指组合逻辑电路中从输入端到输出端变化最慢的路径。

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